吾爱IC社区近期发布了基于28nm工艺的ARM Cortex-A53 CPU的数字后端实现教程。看到粉丝们反馈的好评，特别欣慰。小编会一如既然继续码字，继续分享更多数字后端设计实现方面的技术干货。今天为大家带来低功耗技术中的一些经验分享。

Power gating是深亚微米技术中的低功耗技术之一。它是通过关闭设计中部分电路（不需要工作时）来实现的，以减少设计中的静态（泄漏）功率。要实现这个功能Power switch可以完全胜任。它的原理是将VDD或GND与特定设计层次结构的标准单元分开。下图为一个典型power gating系统。

通常有两种类型的Power switch cell，分别为Footer和Header两种类型。Footer结构类型是通过VSS的开关来实现标准单元的开与关，而Header结构类型则是通过VDD的开关来实现标准单元的开与关。在实际应用中，因为其leakage低和实现的便利性，往往都是选用Header类型的Power switch cell。

每个模块中应该加多少个MTCMOS，是非常有讲究的。加的太多会导致面积过大，routing resource也会相应减少，影响绕线和时序。加的太少又会影响IR Drop过大。

所以，我们需要事先估算下模块中理论上需要加多少数量，然后再加一定的margin，就可以得出我们最终需要添加的MTCMOS数量（最终要以Redhawk分析结果为准）。这个方法是吾爱IC社区小编一直在用的方法，实践表明IR Drop结果符合预期。

1.根据预估功耗和供电电压，计算出模块理论上所需要的总电流

2.再根据MTCMOS的电阻和其本身所能允许的最大压降值，算出理论上所需MTCMOS的数量

3.将所需要MTCMOS数量乘以1.3（预留margin），得出最终需要添加的MTCMOS数量

cell其实等效于一个buffer。与buffer不同的地方在于，这个ISO cell还有一个clamp 使能信号，可以将PD2不稳定或者X态，clamp成一个固定值。根据不同的设计需求，可以将其clamp为0或者1。

当信号从低压Domain传输到高压Domain时，PMOS管栅极处的较低电压可能会导致栅极不完全关断，从而导致异常的泄漏电流。因此，当信号在跨电压域传输时，需要加Level shift cell。比如当信号从AON block传输到PD1时，需要加Level shift。当信号从PD1传输到PD2时，由于PD1是power

在这里，目前已经规划并正着手做的事情：

• 基于ARM CPU的后端实现流程（已经发布）

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