在实时性要求较高的场所中CPU软件执行的方式显然不能知足需求，这时需要硬件逻辑实现部门功效要想使自界说IP核被CPU接见，就必须带有总线接口ZYNQ接纳AXI BUS实现PS和PL之间嘚数据交互。本文以PWM为例设计了自界说AXI总线IP来演示若何灵活运用ARM+FPGA的架构。

功效界说：在上一篇ZYNQ入门实例博文解说的系统中添加自界说IP核其输出驱动LED等实现呼吸灯效果。而且软件通过设置寄存器方式对其举行使能、打开/关闭设置以及选择占空比转变步长另外，可以按键操作完成占空比转变步长的增减

注：自界说IP逻辑设计接纳明德扬至简设计法

　　PWM无非就是通过控制周期脉冲信号的占空比，也就是改变高电平在一段牢固周期内的持续时间来到达控制目的脉冲周期需要一个计数器来准时，占空比由低变高和由高变低两种模式同样需要一個计数器来指示因此这里使用两个嵌套的计数器cnt_cyc和cnt_mode。cnt_mode的加一条件除了要守候cnt_cyc计数完成还要思量占空比的转变。

　　我们可以使用下降沿位置示意占空比位置越靠近周期值占空比越高。在模式0中下降沿位置根据步长增大直至大于即是周期值模式1中下降沿位置则根据步長递减直到小于步长。使用两个信号up_stage和down_stage划分指示模式0和模式1至于步长值，在设置有用时被更新否则使用默认值。模块最终的输出信号茬周期计数器小于下降沿位置为1反之为零。设计完毕上代码：

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