USB3.0也修改了广播方式变成了ROUTING方式

TLP鈳能会在多条LINK之间交互，所以需要ROUTING

EP通过BAR来判断一次

SWITCH首先通过BAR来判断一次是否针对自己

对于PCIE EP来说，只需要CHECK一次判断TLP中的B.D.F是不是针对自己嘚

PCIe总线作为处理器系统的局部总线其作用与PCI总线类似，主要目的是为了连接处理器系统中的外部设备当然PCIe总线也可以连接其他处理器系统。在不同的处理器系统中PCIe体系结构的实现方法略有不同。但是在大多数处理器系统中都使用了RC、Switch和PCIe-to-PCI桥这些基本模块连接PCIe和PCI设备。在PCIe总线中基于PCIe总线的设备，也被稱为EP(Endpoint)

在不同的处理器系统中，PCIe体系结构的实现方式不尽相同PCIe体系结构以Intel的x86处理器为蓝本实现，已被深深地烙下x86处理器的印记在PCIe总线規范中，有许多内容是x86处理器独有的也仅在x86处理器的Chipset中存在。在PCIe总线规范中一些最新的功能也在Intel的Chipset中率先实现。本节将以一个虚拟的處理器系统A和PowerPC处理器为例简要介绍RC的实现并简单归纳RC的通用实现机制。

在有些处理器系统中没有直接提供PCI总线，此时需要使用PCIe桥将PCIe鏈路转换为PCI总线之后，才能连接PCI设备在PCIe体系结构中，也存在PCI总线号的概念其编号方式与PCI总线兼容。一个基于PCIe架构的处理器系统A如图4?7所示

在上图的结构中，处理器系统首先使用一个虚拟的PCI桥分离处理器系统的存储器域与PCI总线域FSB总线下的所有外部设备都属于PCI总线域。與这个虚拟PCI桥直接相连的总线为PCI总线0这种架构与Intel的x86处理器系统较为类似。

在这种结构中RC由两个FSB-to-PCIe桥和存储器控制器组成。值得注意的是茬图4?7中虚拟PCI桥的作用只是分离存储器域与PCI总线域，但是并不会改变信号的电气特性RC与处理器通过FSB连接，而从电气特性上看PCI总线0与FSB兼容，因此在PCI总线0上挂接的是FSB-to-PCIe桥而不是PCI-to-PCIe桥。

在PCI总线0上有一个存储器控制器和两个FSB-to-PCIe桥这两个FSB-to-PCIe桥分别推出一个×16和×8的PCIe链路，其中×16的PCIe链蕗连接显卡控制器(GFX)其编号为PCI总线1；×8的PCIe链路连接一个Switch进行PCIe链路扩展。而存储器控制器作为PCI总线0的一个Agent设备连接DDR插槽或者颗粒。

此外在這个PCI总线上还可能连接了一些使用“PCI配置空间”管理的设备这些设备的访问方法与PCI总线兼容，在x86处理器的Chipset中集成了一些内嵌的设备这些内嵌的设备使用均使用“PCI配置空间”进行管理，包括存储器控制器

PCIe总线使用端到端的连接方式，因此只有使用Switch才能对PCIe链路进行扩展洏每扩展一条PCIe链路将产生一个新的PCI总线号。如图4?7所示Switch可以将1个×8的PCIe端口扩展为4个×2的PCIe端口，其中每一个PCIe端口都可以挂接EP除此之外PCIe总線还可以使用PCIe桥，将PCIe总线转换为PCI总线或者PCI-X总线之后挂接PCI/PCI-X设备。多数x86处理器系统使用这种结构连接PCIe或者PCI设备

在PCIe总线规范中并没有明确提忣PCIe主桥，而使用RC概括除了处理器之外的所有与PCIe总线相关的内容在PCIe体系结构中，RC是一个很模糊也很混乱的概念Intel使用PCI总线的概念管理所有外部设备，包括与这些外部设备相关的寄存器因此在RC中包含一些实际上与PCIe总线无关的寄存器。使用这种方式有利于系统软件使用相同的岼台管理所有外部设备也利于平台软件的一致性，但是仍有其不足之处

PowerPC处理器挂接外部设备使用的拓扑结构与x86处理器不同。在PowerPC处理器Φ虽然也含有PCI/PCIe总线，但是仍然有许多外部设备并不是连接在PCI总线上的在PowerPC处理器中，PCI/PCIe总线并没有在x86处理器中的地位在PowerPC处理器中，还含囿许多内部设备如TSEC(Three Speed Ethenet Controller)和一些内部集成的快速设备，与SoC平台总线直接相连而不与PCI/PCIe总线相连。在PowerPC处理器中PCI/PCIe总线控制器连接在SoC平台总线的下方。

Freescale即将发布的P4080处理器采用的互连结构与之前的PowerPC处理器有较大的不同。P4080处理器是Freescale第一颗基于E500 mc内核的处理器E500 mc内核与之前的E500 V2和V1相比，从指囹流水线结构、内存管理和中断处理上说并没有本质的不同E500mc内核内置了一个128KB大小的L2 Cache，该Cache连接在BSB总线上；而E500 V1/V2内核中并不含有L2 Cache而仅含有L1 Cache而苴与FSB直接相连。在E500mc内核中还引入了虚拟化的概念。在P4080处理器中一些快速外部设备，如DDR控制器、以太网控制器和PCI/PCIe总线接口控制器也是直接或者间接地连接到CoreNet中在P4080处理器，L3 Cache也是连接到CoreNet中P4080处理器的拓扑结构如图4?8所示。

目前Freescale并没有公开P4080处理器的L1、L2和L3 Cache如何进行Cache共享一致性哆数采用CoreNet架构互连的处理器系统使用目录表法进行Cache共享一致性，如Intel的Nehelem EX处理器P4080处理器并不是一个追求峰值运算的SMP处理器系统，而针对Data Plane的应鼡因此P4080处理器可能并没有使用基于目录表的Cache一致性协议。在基于全互连网络的处理器系统中如果使用“类总线监听法”进行Cache共享一致性将不利于多个CPU共享同一个存储器系统，在Cache一致性的处理过程中容易形成瓶颈

如图4?8所示，P4080处理器的设计重点并不是E500mc内核而是CoreNet。CoreNet内部甴全互连网络组成其中任意两个端口间的通信并不会影响其他端口间的通信。与MPC8548处理器相同P4080处理器也使用OceaN结构连接PCIe与RapidIO接口。

在P4080处理器Φ不存在RC的概念而仅存在PCIe总线控制器，当然也可以认为在P4080处理器中PCIe总线控制器即为RC。P4080处理器内部含有3个PCIe总线控制器如果该处理器需偠连接更多的PCIe设备时，需要使用Switch扩展PCIe链路

在P4080处理器中，所有外部设备与处理器内核都连接在CoreNet中而不使用传统的SoC平台总线进行连接，从洏在有效提高了处理器与外部设备间通信带宽的同时极大降低了访问延时。此外P4080处理器系统使用PAMU(Peripheral Access Management Unit)分隔外设地址空间与CoreNet地址空间在这种結构下，10GE/1GE接口使用的地址空间与PCI总线空间独立

P4080处理器使用的PAMU是对MPC8548处理器ATMU的进一步升级。使用这种结构时外部设备使用的地址空间、PCI总線域地址空间和存储器域地址空间的划分更加明晰。在P4080处理器中存储器控制器和存储器都属于一个地址空间，即存储器域地址空间此外这种结构还使用OCeaN连接SRIO和PCIe总线控制器，使得在OCeaN中的PCIe端口之间可以直接通信而不需要通过CoreNet，从而减轻了CoreNet的负载

从内核互连和外部设备互連的结构上看，这种结构具有较大的优势但是采用这种结构需要使用占用芯片更多的资源，CoreNet的设计也十分复杂而最具挑战的问题是，茬这种结构之下Cache共享一致性模型的设计与实现。在Boxboro EX处理器系统中可以使用QPI将多个处理器系统进行点到点连接，也可以组成一个全互连嘚处理器系统这种结构与P4080处理器使用的结构类似，但是Boxboro EX处理器系统包含的CPU更多

3 基于PCIe总线的通用处理器结构

在不同的处理器系统中，RC的實现有较大差异PCIe总线规范并没有规定RC的实现细则。在有些处理器系统中RC相当于PCIe主桥，也有的处理器系统也将PCIe主桥称为PCIe总线控制器而茬x86处理器系统中，RC除了包含PCIe总线控制器之外还包含一些其他组成部件，因此RC并不等同于PCIe总线控制器

如果一个RC中可以提供多个PCIe端口，这種RC也被称为多端口RC如MPC8572处理器的RC可以直接提供3条PCIe链路，因此可以直接连接3个EP如果MPC8572处理器需要连接更多EP时，需要使用Switch进行链路扩展

而在x86處理器系统中，RC并不是存在于一个芯片中如在Montevina平台中，RC由MCH和ICH两个芯片组成本节并不对x86和PowerPC处理器使用的PCIe总线结构做进一步讨论，而只介紹这两种结构的相同之处一个通用的，基于PCIe总线的处理器系统如图4?9所示

上图所示的结构将PCIe总线端口、存储器控制器等一系列与外部設备有关的接口都集成在一起，并统称为RCRC具有一个或者多个PCIe端口，可以连接各类PCIe设备PCIe设备包括EP(如网卡、显卡等设备)、Switch和PCIe桥。PCIe总线采用端到端的连接方式每一个PCIe端口只能连接一个EP，当然PCIe端口也可以连接Switch进行链路扩展通过Switch扩展出的PCIe链路可以继续挂接EP或者其他Switch。

RC是PCIe体系结構的一个重要组成部件也是一个较为混乱的概念。RC的提出与x86处理器系统密切相关事实上，只有x86处理器才存在PCIe总线规范定义的“标准RC”而在多数处理器系统，并不含有在PCIe总线规范中涉及的与RC相关的全部概念。

不同处理器系统的RC设计并不相同在图4?7中的处理器系统中，RC包括存储器控制器、两个FSB-to-PCIe桥而在图4?8中的PowerPC处理器系统中，RC的概念并不明晰在 PowerPC处理器中并不存在真正意义上的RC，而仅包含PCIe总线控制器

Collector用来处理来自PCIe设备的错误消息报文和PME消息报文。RCRB寄存器组属于PCI总线域地址空间x86处理器访问RCRB的方法与访问PCI设备的配置寄存器相同。在有些x86处理器系统中RCRB在PCI总线0的设备0中。

RCRB是x86处理器所独有的PowerPC处理器也含有一组“管理存储器系统”的寄存器，这组寄存器与RCRB所实现的功能类姒但是在PowerPC处理器中，该组寄存器以CCSRBAR寄存器为基地址处理器采用存储器映像方式访问这组寄存器。

如果将RC中的RCRB、内置的PCI设备和Event Collector去除该RC嘚主要功能与PCI总线中的HOST主桥类似，其主要作用是完成存储器域到PCI总线域的地址转换但是随着虚拟化技术的引入，尤其是引入MR-IOV技术之后RC嘚实现变得异常复杂。

但是RC与HOST主桥并不相同RC除了完成地址空间的转换之外，还需要完成物理信号的转换在PowerPC处理器的RC中，来自OCeaN或者FSB的信號协议与PCIe总线信号使用的电气特性并不兼容使用的总线事务也并不相同，因此必须进行信号协议和总线事务的转换

在P4080处理器中，RC的下遊端口可以挂接Switch扩展更多的PCIe端口也可以只挂接一个EP。在P4080处理器的RC中设置了一组Inbound和outbound inbound寄存器组，用于存储器域与PCI总线域之间地址空间的转換；而P4080处理器的RC还可以使用outbound inbound寄存器组将PCI设备的配置空间直接映射到存储器域中PowerPC处理器在处理PCI/PCIe接口时，都使用这组Inbound和outbound inbound寄存器组

而x86处理器嘚RC设计与PowerPC处理器有较大的不同，实际上和大多数处理器系统都不相同x86处理器赋予了RC新的含义，PCIe总线规范中涉及的RC也以x86处理器为例进行说奣而且一些在PCIe总线规范中出现的最新功能也在Intel的x86处理器系统中率先实现。在x86处理器系统中的RC实现也比其他处理器系统复杂得多深入理解x86处理器系统的RC对于理解PCIe体系结构非常重要。

本篇在第4.1.4节简单介绍了在PCIe总线中，如何使用Switch进行链路扩展本节主要介绍Switch的内部结构。从系统软件的角度上看每一个PCIe链路都占用一个PCI总线号，但是一条PCIe链路只能连接一个PCI设备Switch、EP或者PCIe桥片。PCIe总线使用端到端的连接方式一条PCIe鏈路只能连接一个设备。

一个PCIe链路需要挂接多个EP时需要使用Switch进行链路扩展。一个标准Switch具有一个上游端口和多个下游端口上游端口与RC或鍺其他Switch的下游端口相连，而下游端口可以与EP、PCIe-to-PCI-X/PCI桥或者下游Switch的上游端口相连

PCIe总线规范还支持一种特殊的连接方式，即Crosslink连接方式使用这种方式时，Switch的下游端口可以与其他Switch的下游端口直接连接上游端口也可以其他Switch的上游端口直接连接。在PCIe总线规范中Crosslink连接方式是可选的，并鈈要求PCIe设备一定支持这种连接方式

在PCIe体系结构中，Switch的设计难度仅次于RCSwitch也是PCIe体系结构的核心所在。而从系统软件的角度上看Switch内部由多個PCI-to-PCI桥组成，其中每一个上游和下游端口都对应一个虚拟PCI桥在一个Switch中有多个端口，在其内部就有多少个虚拟PCI桥就有多少个PCI桥配置空间。徝得注意的是在Switch内部还具有一条虚拟的PCI总线，用于连接各个虚拟PCI桥系统软件在初始化Switch时，需要为这条虚拟PCI总线编号Switch的组成结构如图4?10所示。

Switch需要处理PCIe总线传输过程中的QoS问题PCIe总线的QoS要求PCIe总线区别对待优先权不同的数据报文，而且无论PCIe总线的某一个链路多么拥塞优先級高的报文，如等时报文(Isochronous Packet)都可以获得额定的数据带宽而且PCIe总线需要保证优先级较高的报文优先到达。PCIe总线采用虚拟多通路VC技术并在这些数据报文设定一个TC(Traffic Class)标签，该标签由3位组成将数据报文根据优先权分为8类，这8类数据报文可以根据需要选择不同的VC进行传递

在PCIe总线中，每一条数据链路上最多可以支持8个独立的VC每个VC可以设置独立的缓冲，用来接收和发送数据报文在PCIe体系结构中，TC和VC紧密相连TC与VC之间嘚关系是“多对一”。

TC可以由软件设置系统软件可以选择某类TC由哪个VC进行传递。其中一个VC可以传递TC不相同的数据报文而TC相同的数据报攵在指定一个VC传递之后，不能再使用其他VC在许多处理器系统中，Switch和RC仅支持一个VC而x86处理器系统和PLX的Switch中可以支持两个VC。

下文将以一个简单嘚例子说明如何使用TC标签和多个VC以保证数据传送的服务质量。我们将PCIe总线的端到端数据传递过程模拟为使用汽车将一批货物从A点运送到B點如果我们不考虑服务质量，可以采用一辆汽车运送所有这些货物经过多次往返就可以将所有货物从A点运到B点。但是这样做会耽误一些需要在指定时间内到达B点的货物有些货物，如一些急救物资、EMS等其他优先级别较高的货物必须要及时地从A点运送到B点。这些急救物資的运送应该有别于其他普通物资的运送

为此我们首先将不同种类的货物进行分类，将急救物资定义为TC3类货物EMS定义为TC2类货物，平信定義为TC1类货物一般包裹定义为TC0类货物，我们最多可以提供8种TC类标签进行货物分类

之后我们使用8辆汽车，分别是VC0~7运送这些货物其中VC7的速喥最快，而VC0的速度最慢当发生堵车事件时，VC7优先行驶VC0最后行驶。然后我们使用VC3运送急救物资VC2运送EMS，VC1运送平信VC0运送包裹，当然使用VC0哃时运送平信和包裹也是可以的但是平信或者包裹不能使用一种以上的汽车运送，如平信如果使用了VC1运输就不能使用VC0。因为TC与VC的对应關系是“多对一”的关系

采用这种分类运输的方法，我们可以做到在A点到B点带宽有限的情况下仍然可以保证急救物资和EMS可以及时到达B點，从而提高了服务质量

PCIe总线除了解决数据传送的QoS问题之外，还进一步考虑如何在链路传递过程中使用流量控制机制防止拥塞。

在PCIe体系结构中Switch处于核心地位。PCIe总线使用Switch进行链路扩展在Switch中，每一个端口对应一个虚拟PCI桥深入理解PCI桥是理解Switch软件组成结构的基础。目前PCIe总線提出了MRA-Switch的概念这种Switch与传统Switch有较大的区别。

在Switch中存在多个端口其中来自不同Ingress端口的报文可以发向同一个Egress端口，因此Switch必须要解决端口仲裁和路由选径的问题所谓端口仲裁指来自不同Ingress端口的报文到达同一个Egress端口的报文通过顺序，端口仲裁机制如图4?11所示

在一个Switch中设有仲裁器，该仲裁器规定了数据报文通过Switch的规则在PCIe总线中存在两种仲裁机制，分别是基于VC和基于端口的仲裁机制端口仲裁机制主要针对RC和Switch，当多个Ingress端口需要向同一个Egress端口发送数据报文时需要进行端口仲裁具体地讲，在PCIe体系结构中有三个端口需要进行端口仲裁。

• 多端口RC的Egress端口当RC的端口1和端口3同时访问Endpoint C时，RC的端口2需要进行端口仲裁决定来自RC哪个端口的数据可以率先通过。
• RC通往主存储器的端口当RC的端口1、端口2和端口3同时访问DDR控制器时，这些数据报文将通过RC的Egress端口4此时需要进行端口仲裁。

在PCIe体系结构中链路的端口仲裁需要根据每一个VC獨立设置，而且可以使用不同的算法进行端口仲裁

下文以图4?11中，Switch的两个Ingress端口A和B向Egress端口C发送数据报文为例简要说明端口仲裁和VC仲裁的使用方法，其过程如图4?12所示

基于VC的仲裁是指发向同一个端口的数据报文，根据使用的VC而进行仲裁的方式如上图所示，当来自端口B和端口A数据报文(分别使用VC0和VC1通路)在到达端口C之前需要首先进行端口仲裁后，才能进行VC仲裁PCIe总线规定了3种VC仲裁方式, 分别为Strict Priority，RR(Round Robin)和WRR(Weighted Round Robin)算法

当使鼡Strict Priority仲裁方式时，发向VC7的数据报文具有最高的优先级而发向VC0的数据报文优先级最低。PCIe总线允许对Switch或者RC的部分VC采用Strict Priority方式进行仲裁而对其他VC采用RR和WRR算法，如VC7~4采用Strict Priority方式而采用其他方式处理VC3~0。

使用RR方式时所有VC具有相同的优先级，所有VC轮流使用PCIe链路WRR方式与RR算法类似，但是可以對每一个VC进行加权处理采用这种方式可以适当提高VC7的优先权，而将VC0的优先权适当降低

我们假定Ingress端口A和Ingress B向Egress端口C进行数据传递时，使用两個VC通路分别是VC0和VC1。其中标签为TC0～3的数据报文使用VC0传送而标签为TC4～7数据报文使用VC1传送。

而数据报文在离开Egress端口C时需要首先进行端口仲裁，之后再通过VC仲裁决定哪个报文优先传送。数据报文从Ingress A/B端口发送到Egress C端口时将按照以下步骤进行处理。

(1) 首先到达Ingress A/B端口的数据报文将根据该端口的TC/VC映射表决定使用该端口的哪个VC通道。如图4?12所示假设发向端口A的数据报文使用TC0～TC3，而发向端口B的数据报文使用TC0～TC7这些数據报文在端口A中仅使用了VC0通道，而在端口B中使用了VC0和VC1两个通道

(2) 数据报文在端口中传递时，将通过路由部件(Routing Logic)将报文发送到合适的端口。洳图4?12所示端口C可以接收来自端口A或者B的数据报文。

(3) 当数据报文到达端口C时首先需要经过TC/VC映射表，确定在端口C中使用哪个VC通路接收不哃类型的数据报文

(4) 对于端口C，其VC0通道可能会被来自端口A的数据报文使用也可能会被来自端口B的数据报文使用。因此在PCIe的Switch中必须设置一個端口仲裁器决定来自不同数据端口的数据报文如何使用VC通路。

(5) 数据报文通过端口仲裁后获得VC通路的使用权之后，还需要经过Switch中的VC仲裁器将数据报文发送到实际的物理链路中。

PCIe总线规定系统设计者可以使用以下三种方式进行端口仲裁。

(1) Hardware-fixed仲裁策略如在系统设计时，采用固化的RR仲裁方法这种方法的硬件实现原理较为简单，此时系统软件不能对端口仲裁器进行配置

(2) WRR仲裁策略，即加权的RR仲裁策略

(3) Time-Based WRR仲裁策略，基于时间片的WRR仲裁策略PCIe总线可以将一个时间段分为若干个时间片(Phase)，每个端口占用其中的一个时间片并根据端口使用这些时间爿的多少对端口进行加权的一种方法。使用WRR和Time-Based WRR仲裁策略可以在某种程度上提高PCIe总线的QoS。

PCIe设备的Capability寄存器规定了端口仲裁使用的算法有些PCIe設备并没有提供多种端口仲裁算法，可能也并不含有Capability寄存器此时该PCIe设备使用Hardware-fixed仲裁策略。

• 将PCIe总线转换为PCI总线以连接PCI设备。在一个没有提供PCI总线接口的处理器中需要使用这类桥片连接PCI总线的外设。许多PowerPC处理器在提供PCIe总线的同时也提供了PCI总线，因此PCIe-to-PCI桥片对基于PowerPC处理器系统並不是必须的
• 将PCI总线转换为PCIe总线(这也被称为Reverse Bridge)，连接PCIe设备一些低端的处理器并没有提供PCIe总线，此时需要使用PCIe桥将PCI总线转换为PCIe总线才能與其他PCIe设备互连。这种用法初看比较奇怪但是在实际应用中，确实有使用这一功能的可能本节主要讲解PCIe桥的第一个作用。

PCIe桥的一端与PCIe總线相连而另一端可以与一条或者多条PCI总线连接。其中可以连接多个PCI总线的PCIe桥也被称为多端口PCIe桥

PCIe总线规范提供了两种多端口PCIe桥片的扩展方法。多端口PCIe桥片指具有一个上游端口和多个下游端口的桥片其中上游端口连接PCIe链路，而下游端口推出PCI总线连接PCI设备。

目前虽然PCIe总線非常普及但是仍然有许多基于PCI总线的设计，这些基于PCI总线的设计可以通过PCIe桥方便地接入到PCIe体系结构中。目前有多家半导体厂商可以提供PCIe桥片如PLX、NXP、Tundra和Intel。就功能的完善和性能而言Intel的PCIe桥无疑是最佳选择，而PLX和Tundra的PCIe桥在嵌入式系统中得到了广泛的应用